无可否认，不论是半导体技术还是其产业本身，都已经成为所有市场中最大的产业之一。全球媒体、企业和政府也纷纷把目光投向了半导体工厂的下一个建设地。而每一次的技术革新都会进一步增加对智能设备的需求，半导体芯片的重要性也随之变得愈加突显。 然而，人们对半导体的变迁史和崛起却未必同样熟悉。从家用电器到智能手机，半导体是驱动电子设备不可或缺的元件。本期文章就来追溯一下这一核心元件的起源，了解一下它是如何成为我们日常生活的重要组成部分的。 以下六篇将详细介绍半导体的特征及工艺：“计算机与晶体管（Computers and Transistors）”、“工艺与氧化（Process and Oxidation）”、“光刻（Photolithography）”、“蚀刻（Etching）”、“沉积（Deposition）”和“金属布线（Metal Wiring）”。这些文章着重于说明技术之间的相关性。
第一篇 计算机、晶体管的问世与半导体
人类的欲望: 计算机的诞生
从家庭到职场，人类一直在探索可以将各种场景中的日常活动简单化的方案。这也让技术设备的不断升级成了创新思想家们（Innovative thinker）一直关注的焦点。人类的这种欲望促使只能做简单运算的机器不断升级为更实用、更精密的设备。
从古至今，人类从未停止过发明机器的脚步。1871年查尔斯·巴贝奇（Charles Babbage）的分析机（Analytical Engine）就是最具代表性的实验创举。只要在分析机（Analytical Engine）插入名为穿孔卡片（Punched card/Punch card）的输入信息载体，就可以进行任何数学运算：分析机读取穿孔卡片的指令后，反复进行各种数学运算，最后在机器的另一头输出其结果值。就跟红白机（Famicom）的运作原理一样，想玩什么游戏，就插什么游戏卡。
虽然分析机没有最终完成，却给我们带来了启发。分析机具备了现代计算机的所有设计思想：穿孔卡片和输出设备相当于现在的存储器。所以说分析机就是CPU*全称为(Central Processing Unit)，中央处理器，相当于计算机的大脑的雏形。
查尔斯·巴贝奇（Charles Babbage）设计的分析机是用蒸汽作为动力源的。简言之，就是一台用金属和木材制作存储器和CPU，并用蒸汽机驱动的计算机。可见，从那时起，人们已经开始形成有关计算机运作原理的初步思想了，但没有把计算机与“电路”挂钩。那么，就让我们来看看电路是如何成为现代计算机核心元件的吧。当时，分析机的出现并没有带来石破天惊的震撼，也没有被广泛接受，但如今，以电路为核心的计算机却完全颠覆了世界。
电控计算机
以电路为基础的设备，比蒸汽、人力和水力驱动更先进。因为它可以更快、更高效地控制信号。以蒸汽驱动为例，蒸汽必须要达到一定水平才可以运转机器，除了反应速度慢之外，高压输送更需要使用厚实的输送管，大大降低了功效。为了更形象地说明，假设我们要让一扇门的开关受粗绳拉动的控制：以蒸汽为动力源的话，我们需要拉动绳索以打开锅炉阀门并驱动蒸汽，随后更要等上一段时间，待蒸汽到达能推开门的压力强度；然而，如果以电力为动力，只需一个按钮和发动机就够了，机器的体积变小了，还能大大提高功效和反应速度。
图1: 蒸汽驱动自动门（左）& 电驱动自动门（右）
电的发现让人类用电控制计算机的想法开始萌生，并成为了当时的一大主流思想。很多科学家开始尝试用电力来驱动计算机，其中电子数字积分计算机（ENIAC，Electronic Numerical Integrator and Computer）就是这种尝试的一大成果。与用齿轮和蒸汽动力来驱动的分析机不同，ENIAC采用了真空电子管和各种电路来驱动计算机。从“真空电子管”这一名称就不难看出，ENIAC的动力源正是电力。
图2: 电子数字积分计算机（ENIAC） （摘自点击查看原文）
ENIAC的体积庞大，足以占据一个房间的面积。如此巨型的计算机，耗电量也达到了170kW，与同时使用170台微波炉的耗电量相当。当然，不愧于其庞大的体积和耗电量，ENIAC解决了当时的不少问题。相比咯吱作响“慢悠悠”运作的齿轮，采用17万根真空电子管的ENIAC也有着算是“破天荒”的运算速度。另外，ENIAC为氢弹的发明和仿真方法学 （Simulation Methodology）的创立也做出了不可磨灭的贡献。
然而，众所周知，ENIAC的性能其实还赶不上20世纪90年代的手提电脑。为了驱动一台低性能的电子计算机，功耗竟等同于同时运作170台微波炉，简直难以置信。而且，如此庞大的身躯，谈何普及？退一万步说，就是把ENIAC的体积缩小到其十分之一，也无济于事。毋庸置疑，相比上一代的蒸汽驱动设备，ENIAC在性能方面的确进步了不少。但想将其普及到“人手一台”，在体积和效率方面还有很长一段路要走。显然，ENIAC无法为人类创造其预想中的未来。世界呼唤进一步的创新，晶体管应运而生。
晶体管的问世
上文说道ENIAC采用了真空电子管，那这些电子元件的作用是什么呢？当时，人们已经明白只要能控制信号就可以制成运算机器。上文谈到的蒸汽自动门案例就是最好的证明：用粗绳（工具）控制蒸汽（信号），并设置了“只要拉绳就开门”的指令。电驱动自动门作为蒸汽驱动的升级版，其运作原理也是一样，利用开关来控制流入引擎的电流，以此来完成对门的操作。
归根到底，其实计算机就是在蒸汽自动门的基础上，增加了大量的输入和输出，然后在其内部安装数千个输送管，连接形成各种复杂的逻辑结构。蒸汽自动门只有开门和关门的作用，但试想一下，在此基础上，还可以进一步延伸，比如用一根粗绳同时开两扇门，或设计一款人站在门口时不会关闭的安全门等。以此类推，计算机就是在蒸汽自动门的基础上，不断叠加升级的功能。“粗绳”和“蒸汽输送管”就相当于真空电子管。
图3: 一个简单操作就可以同时打开几扇门的蒸汽驱动自动门 & 经两人同意才可以打开的自动门
如果想进一步升级“蒸汽计算机”的功能，改善整体性能，该怎么办？我们可以增加蒸汽管数量，形成更多的功能，或安装压力更大、温度更高的锅炉，提高反应速度等。原理虽说很简单，但现实操作起来却谈何容易？
蒸汽管本身就很大，即使只添加一条管道，增加的体积也相当可观；想提高锅炉的性能，不仅需要大量的能源，危险性也会大大增加。当时，真空电子管是人类找到的最好的替代方案。它由电力驱动，没有像高压锅炉爆炸那样的危险，且运作速度也达到了每秒数十次。当然，真空电子管的缺点就是庞大的耗电量，因此个别真空电子管会经常损坏。为了制造更好的计算机，就要寻找比真空电子管更胜一筹的元件。
1947年，晶体管诞生了。晶体管可以用微小的电量控制大量电流的流动，可谓是颠覆性的创造。科学家发现，只要使用以下两种半导体元件，就可以轻而易举地连接或断开信号（参见下图）。尽管其结构有些复杂，但原理却跟用粗绳控制蒸汽输送的道理一样。在晶体管诞生的那一年，人类发明了一款名叫 BJT*的产品，一直沿用至今。当然，晶体管的问世，也让半导体这一材料开始映入人们的眼帘。
*BJT：双极结型晶体管（Bipolar Junction Transistor），即通过一定的工艺将半导体内的P型半导体和N型半导体结合在一起（PN结合）制成的晶体管。
图4: 晶体管的结构：使用N型和P型两种半导体。（右图摘自了解半导体制造技术的图表）
所有人的半导体：MOSFET的创新与制造技术
1959年，贝尔研究所的研究员默罕默德·阿塔拉（Mohamed M. Atalla）博士和姜大元（Dawon Kahang）博士共同发明了一种金属氧化物半导体场效应晶体管（MOSFET，Metal–Oxide–Semiconductor Field-Effect Transistor）。两人在硅晶圆上形成了两种半导体层，并在此之上堆叠金属制成了平面型的晶体管。MOSFET的运作原理与上一代晶体管虽有些不同，但使用方法却大同小异，其最大亮点就是生产率。
图5: 姜大元博士的金属氧化物半导体场效应晶体管（MOSFET）模型结构（摘自（株）图书出版HANOL出版社）
得益于MOSFET的平面式结构，我们可以在硅晶圆上同时制造出好几个MOSFET。这意味着，只要把单个MOSFET的大小控制好，在相同面积的晶圆上可以多制作数十倍的晶体管，还可以直接把单个的MOSFET连接在一起。假设采用BJT晶体管制作CPU，即使BJT的制作过程再高效，想把数亿根BJT连接成CPU，仍然需要重复焊接以及将其固定在基板上的过程。相反，MOSFET可以一次性达到数亿根晶体管结合好的状态。正因为如此，“在硅晶圆上形成的MOSFET集合”在物理学上被“剥夺”了“半导体”的头衔。
接下来，我们将一探MOSFET的制作过程。我们常说，建造一个半导体工厂需要投数万亿（韩元）。出乎意料的是，如此的高投入其实就是为了以低成本生产MOSFET。那么半导体工厂是如何采用曝光（Exposure）、蚀刻（Etching）、沉积（Deposition）等半导体领域最常见的工艺来制作“廉价”的MOSFET的呢？让我们来一探究竟吧！
通过本篇文章我希望读者们能分清技术研发的目的与工具：科学家的目的是发明计算机，可以传递信号的电流是工具。MOSFET是目前以电力为基础的最顶级的“工具”，这是因为其制造工艺可以实现晶体管的量产。希望读者们能在接下来的内容中，想一想半导体的制造技术是如何降低半导体成本，进而为计算机与智能手机的普及奠定基础的。
※ 来源SK海力士2022年11月22日，本文为外部专家对半导体/ICT的见解，并不代表SK海力士的立场。
第二篇 半导体制程工艺概览与氧化
半导体制程工艺概览
在第一篇的最后，我们说到金属氧化物半导体场效应晶体管（MOSFET）的平面式结构让人们可以在晶圆上同时制造出好几个MOSFET。且与第一代晶体管BJT¹不同，MOSFET无需焊接过程。本期内容就让我们来详细了解一下具体的制程工艺。
为方便讲解，我们先来看一下普通电子零件是怎么制成的。只要拆解身边的任何一件电子产品，我们便不难发现：其基本结构都是把晶体管、干电池、蓄电池和电感线圈等各种单位电子元器件固定在PCB²上，制程工艺可简单概括为“电子元器件的制造 → 电子元器件的固定”。
¹BJT ：双极结型晶体管（Bipolar Junction Transistor），即通过一定的工艺将半导体内的P型半导体和N型半导体结合在一起（PN结合）制成的晶体管。
²PCB ：印刷电路板（Printed Circuit Board），大部分电子产品采用的一种半导体基板，将电路布置在一个基板上，在其表面上焊接各种电子零件。
▲ 图1: 基板上焊接了各种电子元器件。过去，计算机的CPU也采用这种制作方法。（摘自：查看原文）
同样，在晶圆上制作 MOSFET时也采用这种顺序。晶圆加工的第一道工艺就是“制造”各种电子元器件。说是“制造”，其实就是通过在晶圆上的各种处理，绘制所需的电子元器件。这一过程我们称之为晶圆加工的前端工艺（FEOL，Front End Of the Line）。随后，我们需要“固定”这些电子元器件。当然，对于这么小的电子元器件，无法使用直接焊接的方式，而是需要采用与FEOL相似的技术，通过金属布线在多达数十亿个电子元器件之间形成连接。这一过程我们称之为晶圆加工的后端工艺（BEOL，Back End Of the Line）。FEOL与BEOL加起来，统称为半导体制造的“前端工艺”。
▲ 图2：实际工艺顺序；在FEOL阶段制作MOSFET，然后再以金属布线代替焊接过程，连接FEOL的各种电子元器件。（摘自：查看原文）
接下来我们要逐一讲解的氧化、光刻、刻蚀等都是FEOL和BEOL中的工艺，各工艺的目的不同，使用特定设备的频率和次数也各不相同，但根本目的都是为了绘制繁多而精细的电路。
▲ 图3: 半导体制程工艺概览及其相关制造公司
一般来说，我们所知道的半导体制造的八大工艺分别为：晶圆制造、氧化、光刻、刻蚀、沉积、金属布线、测试和封装。但这八大工艺不能一概而论，如上图所示，严格来说，其实晶圆制造并不是在半导体制造工厂内完成的。此外，金属布线、封装和测试，与光刻、刻蚀、沉积等只有单一步骤的工艺不同，是对某个有特定目的的作业流程的统称。
玻璃膜覆盖：氧化
从图2中可以看出，半导体的制程工艺是从下至上的。这一过程并非像堆积木一样简单地把均匀的物质堆积起来就可以。为了把形状各异的物质在半导体内变成均匀的物质，需要经过多道处理工艺，如不需要的部分就要削减掉，需要的部分还要裹上特定物质等。在这一过程中，还会使用各种反应性很强的化学物质，如果化学物质接触到不应接触的部分，就会影响到半导体制造的顺利进行。而且，半导体内还有一些物质，一旦相互接触就会产生短路。氧化工艺的目的，就是通过生成隔离膜防止短路的发生。
氧化工艺就是在硅晶圆上生成一层保护膜。硅（Si）和氧气反应就会形成玻璃（SiO₂）。在我们的日常生活中也能体会到玻璃具有较高的化学稳定性，常用作各种饮料甚至盐酸、硫酸等各种化学药品的容器。在半导体制作过程中，通过氧化工艺形成的氧化膜也同样具有稳定性。它可以防止其他物质的穿透，因此在离子注入3工艺中非常实用。
氧化膜还可以用于阻止电路间电流的流动。MOSFET结构的核心就是栅极（Gate）。MOSFET与BJT晶体管不同，栅极不与电流沟道（S与D的中间部分）直接接触，只是“间接”发挥作用。这也是MOSFET不运作时，电力消耗小的原因。MOSFET通过氧化膜隔绝栅极与电流沟道，这种氧化膜被称为栅氧化层（Gate Oxide）。随着最近推出的先进半导体产品体积逐渐变小，它们也会采用 HKMG4等各种栅极绝缘层来取代氧化膜。
3离子注入（Ion Implant）：在半导体制造过程中，为把纯净的晶圆变成半导体状态，将三族或五族元素以一定的方式掺入到半导体基片规定的区域内。
4HKMG（High-K Metal Gate）: 可有效减少电流泄露的新一代MOSFET栅极；是一种以金属代替传统的多晶矽（Polysilicon） 栅极，以高介电（High-K）取代氧化硅绝缘膜的晶体管。
▲ 图4: 栅极（G）与电流沟道（S-D中间）的隔绝物质（红框部分）。过去使用二氧化硅（SiO₂）作为绝缘膜。（摘自：查看原文）
可用作保护膜的并非只有二氧化硅（SiO₂）一种物质。我们还可通过沉积方式覆盖保护膜，或者使用部分已形成的电路作为保护。
氧化工艺使用的是晶圆的组成物质，即通过氧化晶圆的大量硅原子形成保护膜。需要提前说明的是，这一点与后面要说到的“沉积”工艺有所不同。
氧化工艺的种类
氧化工艺可分为干法氧化（Dry Oxidation）、湿法氧化（Wet Oxidation）和自由基氧化（Radical Oxidation）三大类。
▲ 氧化的种类（摘自：（株）图书出版HANOL出版社[半导体制造技术的理解143p]）
湿法氧化采用晶圆与高温水蒸气（水）反应的方式生成氧化膜，化学方程式如下。
Si （固体） + 2H₂O （气体） → SiO₂ （固体） + 2H₂ （气体）这一化学方程式可以简单理解为用高温水让晶圆表面生锈。湿法氧化，虽然氧化膜生长速度快， 但其氧化层整体的均匀度和密度较低。而且，反应过程中还会产生氢气等副产物。由于湿法氧化过程的特性难以控制，在对半导体性能而言至关重要的核心领域中无法使用该方法。
干法氧化则采用高温纯氧与晶圆直接反应的方式。氧分子比水分子重（32 vs 18）5，渗入晶圆内部的速度相对较慢。因此，相比湿法氧化，干法氧化的氧化膜生长速度更慢。但干法氧化的优点在于不会产生副产物（H₂），且氧化膜的均匀度和密度均较高。正是考虑到这种优点，我们在生成对半导体性能影响重大的栅极氧化膜时，会选用干法氧化的方式。
自由基氧化与前两种不同：湿法与干法氧化都是通过提高自然气体的温度来提升其能量，从而促使气体与晶圆表面发生反应。自由基氧化则多一道工艺，即在高温条件下把氧原子和氢分子混合在一起，形成化学反应活性极强的自由基气体，再使自由基气体与晶圆进行反应。由于自由基的化学活性极强，自由基氧化不完全反应的可能性极小。因此，相比干法氧化，该方法可以形成更好的氧化膜。
5假设氢（H）原子的重量为1，氧（O）原子的重量为16，氧（O2）分子的重量就是32, 水（H2O）分子的重量就是18，因此，氧分子比水分子更重。
▲ 自由基氧化的特点 [摘自: （株）图书出版HANOL出版社《半导体制造技术的理解149p》]
此外，自由基氧化还可以生成在立体结构上厚度均匀的氧化膜。半导体公司使用的都是单结晶体晶圆，结晶方向相同。
上图中的数字100和110表示硅的结晶方向，下方的两幅图是硅原子的解析图。从图中可以看出，采用湿法和干法氧化时，晶圆上侧（100）方向的氧化膜生长速度相对较慢，而侧面（110）方向的氧化速度较快。由于100方向的硅原子排列更稠密，干法或湿法氧化时，氧化气体很难穿透结晶与硅发生反应，而自由基氧化在这方面则相对容易。
▲ 图5：密勒指数（Miller indices）描述的硅原子排列
此外，采用自由基氧化可以在很难形成氧化膜的圆化顶角上形成均匀的氧化膜，在反应活性较弱的氮化硅（Si₃N₄）6中也能“夺取”硅原子，发生氧化反应。
随着半导体微细化难度的增加，半导体公司纷纷开始在半导体内引进三维式结构。因此，能否生成厚度均匀的高品质保护膜变得越来越关键，氧化工艺也更加重要。
6氮化硅（Si₃N₄）：氮化硅是保护膜的一种，在半导体电子元器件的制造过程中以沉积方式覆盖在电子表面。
氧化设备的简化结构图
图6是氧化设备的简化结构图，实际的氧化设备要比本图复杂得多。
▲ 图6：晶圆氧化设备的结构
通过气体注入口进入氧化设备的反应气体，在被加热后，与晶圆发生氧化反应。为了减少正面接触气体的部分与稍后接触气体的部分间的氧化程度差异，晶圆中掺杂着假片（Dummy Wafer），以利用它们作为牺牲晶片来调整气体的均匀度。从图6中也可以看出，氧化工艺是把数十张晶圆同时放入进行氧化，可见氧化速度是非常之快的。
本期内容我们主要讲了前端工艺的概览和氧化工艺。为帮助大家理解，我们主要采用了大家非常熟悉的八大工艺的结构。但实际上，这些过程也属于半导体扩散（Diffusion）工艺领域，如果按温度划分，还可归类为高温工艺。下一期，我们就一起来了解一下光刻技术，看看如何利用光在晶圆上绘制电路吧。
※ 来源SK海力士2022年12月21日，本文为外部专家对半导体/ICT的见解，并不代表SK海力士的立场。
第三篇 光刻——半导体电路的绘制
绘制精细电路的第一步
金属-氧化物半导体场效应晶体管（MOSFET）的革命，让我们可以在相同面积的晶圆上同时制造出更多晶体管。MOSFET体积越小，单个 MOSFET的耗电量就越少，还可以制造出更多的晶体管，让其发挥作用，可谓是一举多得。可见，制造更小的MOSFET成了关键因素，并且想制成微细的电路，第一步就是“绘制”。
我们以饼干烘培做比喻来说明一下。假设想在面饼上压出数百个“幸福之翼”形状的饼干，一个一个做显然是很费力的，那要采用什么样的方法呢？
▲ 图1：在面饼上快速压出相同造型饼干的方法
最好的办法就是利用模具，先把面饼擀平擀宽烘培后，用饼干模具（印章）压出想要的形状来。这样一来，一次压出100个饼干也不会太吃力。
再想一想，如果想把做好的饼干卖给孩子们，就得把饼干做得更小，那要怎么办？当然，饼干模具就要变得更小。本篇文章的主角就是相当于“饼干模具”的“光刻机”。半导体制造与饼干烘培的最大区别在于，MOSFET越小，在相同面积的晶圆上，就可以制造出越多的MOSFET，这也就越受客户的青睐。两个小的MOSFET远比一个大的MOSFET更实用。
半导体的制造其实就是不断重复上述工艺。继续以做饼干为例，如果糕点师想给“幸福之翼”饼干上色，要怎么办？
▲ 图2：给“幸福之翼”饼干上色的顺序
▲ 图3：如果能成批向数十个饼干喷涂色素，速度就会更快。
图2和3揭示了快速做出更多饼干的方法：先在面饼上压出许多造型相同的饼干，然后遮盖不想上色的部位，再向整个面饼喷涂色素。这样就可以轻松快速地做出特定造型和颜色的饼干了。说到这里，也许善于思考的读者就要发问：这么多的双翼内侧黑色遮盖物（见图3），要怎么制作？下面我们会说到这一点，这其实就是光刻工艺的核心。
饼干只有面饼和色素（红色、橘黄色）两层，但半导体结构却复杂得多，由数十层堆叠组成：包括电子元件层还有层层堆叠的金属布线层等。这也是我们说光刻是半导体制程关键工艺的原因。
模具的制作过程：光刻工艺
半导体制造商把上面我们所说的制作饼干模具（遮盖物）的过程叫做光刻工艺。光刻工艺的第一步就是涂覆光刻胶（Photoresist）。光刻胶经曝光后化学性质会发生变化。具体而言，就是在晶圆上涂覆光刻胶后，用光（激光）照射晶圆，使光刻胶的指定部分的性质发生改变。
▲ 图4：光刻工艺基本步骤
如果直接用激光照射整个晶圆，那么光刻胶的所有部分都会发生质变，所以需要使光源通过特定形状的母版，再照射到晶圆上，这个母版就叫掩模版（Photomask）。光源通过掩模版照射到晶圆上，即可将掩模版的图案转印到晶圆上。
在晶圆上绘制图形后，还要经显影（Develop）处理，即在曝光后，除去曝光区光刻胶化学性质发生变化的部分，从而制作出所需的“饼干模具”。简言之，光刻工艺可以概括为使光源通过掩模版照射到涂敷光刻胶的晶圆表面，以将掩模版图形转印到晶圆上的工艺。
光刻胶（Photoresist）
如上所述，光刻胶经曝光后，其化学性质会发生改变。更准确地说，经曝光后，光刻胶在显影液中的溶解度发生了变化：曝光后溶解度上升的物质称作正性光刻胶（正胶），反之则为负性光刻胶（负胶）。为了更好区分，我们可以把最直观可见的物质理解为正胶。正胶经显影处理后，被曝光的区域溶于显影液，在后续的刻蚀、沉积等工艺中，质变的部分会被刻蚀去除掉，而没有被曝光部分不会受后续工艺的影响。
半导体制造商一般会根据工艺的目的选择合适的光刻胶。例如，负胶经曝光而固化的部分，在显影过程中，因吸收部分显影液而容易膨胀、变形，不适合绘制精细图形。因此，绘制精细图形通常采用正胶。但负胶却具有成本低以及在刻蚀（Etching）工艺中抗刻蚀能力更强的的优点。
▲ 图5：正性光刻胶（正胶）与负性光刻胶（负胶）
选好光刻胶后，就得用涂布机（Coater）涂抹光刻胶。通过涂布机的高速旋转，滴落到晶圆的光刻胶可均匀伸展到整个晶圆表面。
光刻胶涂好后，应去除沾染在晶圆背面或边缘的多余胶水，再放入烘箱内加热烘烤，使溶剂蒸发，为下一道工艺做准备。
随着时代的发展，光刻胶的结构也变得越来越复杂。我们通常说“涂覆光刻胶”，但其实，大部分的光刻胶并不是一层，而是多层结构。 底部抗反射涂层（BARC，Bottom Anti-reflective Coatings）就是其中的一种。随着微细化技术的进一步升级，光刻机照射的光在晶圆表面被反射，进而影响到图形的绘制。为解决这一技术问题，在涂覆光刻胶前，可先将抗反射涂层涂覆在晶圆表面，以减少底部光的反射（因涂覆在光刻胶的底部，故称为Bottom）。此外，随着以水为介质的浸没式光刻设备ArF Immersion1问世，可以抖出水分并且不会损伤的防水涂层（顶部抗反射涂层，Top Anti-Reflective Coat）便应运而生。
在此我们要把重点放在理解如何克服引进新技术后的新挑战。以EUV光刻机2为例，高能量的极紫外线击中光刻胶并发生反应后会污染掩模版。为解决这一技术难题，一方面应深入研究光刻胶材料，另一方面要通过引进掩模版保护膜（Pellicle）解决这一问题。
¹ArF浸没式光刻机（ArF immersion） ：以水取代光刻机内光的介质（空气），从而进一步改善性能
²EUV光刻机 ：采用极紫外线绘制超精细图形的光刻机
掩模版（Photomask）
▲ 图6：光刻机运作图示
涂覆好光刻胶后，下一步就是在光刻胶上绘制图形。为此，需要一种名为掩模版的透明版。掩模版分为光可通过的透明区和遮光的不透明区。光源通过掩模版把图形投射到光刻胶上，从而将掩模图形转印到晶体上。设计掩模图形时会考虑光的干涉效果，因此，掩模版的图形与我们实际想绘制的图形会有所不同。
掩模版的图形设计其实就是半导体设计，这决定了半导体的用途。比如，用于DRAM、NAND闪存等存储器制造的掩模版会有很多肉眼看不到、非常有规律的重复的图形；而用于CPU、GPU等逻辑半导体（Logic Semiconductor）的掩模版，结构则相当复杂。
此外，半导体制造需要多个掩模版。使用掩模版曝光后，在随后的刻蚀、沉积和氧化工艺中再经多种处理，然后再重复上述过程，堆叠半导体的下一层。可见，所谓“设计”，其实就是为赋予芯片一定功能，不断制作用于绘制半导体各层的掩模版的过程。
掩模版是事先预备好的。因此，下一步就是找准曝光的起始位置，即对准（Alignment）。在之前的文章中我们也说过，在半导体制程工序中，光刻工艺可能需要反复数十次。半导体内细微图形的间隔仅为数十纳米，因此，误差一旦累积数十次，就很可能造成严重不良。因此，需要在曝光之前，寻找在前端工艺已形成的对准标志（Alignment Mark）。
曝光（Exposure）
终于到了曝光阶段，这是实际投射光源的阶段。把光（激光）投射到晶圆一个芯片大小的狭窄区域，待曝光一定时间后，光刻机将向旁边稍加移动，重复上述过程。
光刻机分辨两物点的能力叫做“物镜的分辨能力（鉴别率）”。物镜分辨能力的公式为d=λ/(2NA) （λ：入射光的波长，NA：表示物镜的数值孔径）。物镜的分辨能力越高，两物点间最小距离d越小，即两物体仿佛重合为一个物体，很难分辨。因此，掩模版绘制再精细的版图也无法转印到实际的晶圆表面上。
可见，降低分辨能力非常重要。上述公式给我们揭示了两种方法：一是通过调节入射光的波长来克服。增加激光的能量可缩短入射光的波长。我们经常在新闻中听到的极紫外线（EUV，Extreme Ultraviolet Lithography）光刻机正是通过将深紫外线（DUV，Deep Ultraviolet Lithography）光刻机的波长缩短至1/14（=提高光能），实现精细图形绘制的；另一方面，还可通过提高物镜的数值孔径（NA）来寻找突破口。提高光源镜头数值孔径，或使用高折射率的介质增加物镜的数值孔径。高数值孔径极紫外线（High NA EUV）光刻机就是采用了提高光源镜头数值孔径的方法，而常用的深紫外线光刻机（ArF immersion）则采用了高折射率介质的方法。
物镜的数值孔径其实很难直观去理解，<图7>揭示了一种相对较通俗的理解方法。相信读者可以从中理解光源镜头变大，分辨率就会提高（变小）的原理。
▲ 图7：物镜的数值孔径与物镜的分辨能力
寻找光刻机的光源可非同小可。直到21世纪初，科研人员们还在不断发现更好的光源。但从找到193nm的氟化氩（ArF）激光，到发现13.5nm的极紫外线作为光源，科学家们足足花了10多年的时间。这主要缘于光的性质，光的波长越短，越不容易发生折射，且容易被材料吸收。
此外，曝光对半导体的生产量也非常重要。从上述讲解中可以看出，曝光与氧化工艺不同，无法同时处理数十个晶圆，即无法打造可以一次处理直径为300mm的晶圆的均匀光源，光刻机每次只能曝光1~4个芯片。最新版光刻机每台约1000亿韩元以上，相当昂贵，但每小时也只能处理100张左右的晶圆。仅投入到曝光工艺的资金就是氧化工艺的12倍。对于极紫外线来说，与其说“是否能作为光源”重要，不如说“是否能提高处理量，实现商业价值”更加重要。为解决这一问题，不仅要从光源入手，还要从材料方面入手，寻找对少量光也能敏感反应的光刻胶材料。
曝光结束后，就要检测晶圆的套刻（Overlay）误差。套刻，是为测量光刻机的对准精度而在晶圆上做的小标识。每次曝光时围绕同一个中心，以不同大小的标记套刻标识，就可测量曝光的对准程度或晶圆是否有所偏离等。但套刻工艺与对准（Alignment）工艺不同，不会检测每一个晶圆的套刻精度。
显影（Develop）
光刻胶曝光后，曝光区光刻胶的化学性质会发生改变。这些变质的光刻胶要用显影液溶解后去除，这一工艺被称作显影（Develop）。
当然，在进入显影工艺前，要把晶圆放入烘箱烘烤，这样可以进一步促进曝光区光刻胶的性质变化，这一过程被称作曝光后烘烤（PEB，Post Exposure Bake）。
经PEB后，在晶片涂覆显影液，去除变质的光刻胶部分，必要时还可进行清洗（Rinse）。清洗时，要根据光刻胶的材料选择合适的清洗溶液。而清洗设备也是种类繁多，且往往要在处理速度和良率之间做权衡。
经上述一系列过程，半导体的“饼干模具”终于制成了。最后，在这“模具”的缝隙涂覆所需的材料，或削减不需要的部分等，经一番完善工作后在表面雕刻晶体管和金属布线即可。
光刻机的发展与纵向思考
从上述对光刻工艺的讲解中，相信读者已经明白以死记硬背的方式去学习一门技术有多么地徒劳。在193nm的氟化氩（ArF）激光光源遇到瓶颈时，科学家们还没有发现EUV，但微细化的脚步又不能停止。所以，研究人员们就试图缩短相同光源的波长，进而研发出了氟化氩浸没式光刻机，从而使半导体行业向100nm以下级别迈出了一步。当然，这不是仅通过光刻工艺就可以解决的，还需要前后端工艺的共同努力。
▲ 图8：为研发ArF浸没式光刻机所引进的新技术
使用浸没式光刻设备，就要在晶圆上滴落高折射率的液体（水）。问题是半导体工艺非常精细，小小的误差也会“酿成大错”，比如，液体的不纯物有可能导致半导体产品的瑕疵，或光刻胶被水溶解后被清洗掉等。为攻克这些技术难关，人们进一步研发了可以制成高纯度水的技术以及在光刻胶上形成易去除的防水涂层的技术。在光刻胶上新涂覆了一层防水层后，显影工艺当然也要相应做出改变。
这些改变，需要由半导体行业持续努力解决。最近，SK海力士与材料公司联手，共同研发了干法光刻工艺流程。
我们在前一篇（氧化工艺）中也曾说到，干法工艺，顾名思义就是没有水的介入。也就是说，这是一种与之前完全不同的崭新工艺技术。它像沉积工艺那样在光刻胶表面上形成薄膜，在显影过程中也不清洗。需研发这些技术的理由不胜枚举，但最重要的，就是微细化水平已经达到了极致，光刻机绘制出的精细图形，在涂覆和清洗光刻胶的过程中会被破坏。
结语 ：成功绘制不等于结束
在本篇文章中，我们快速浏览了光刻工艺，通过该工艺，图形的绘制已经完成。下一步就需要在绘制的图形上添加点什么或削减不需要的部分。虽说光刻工艺很重要，但也不能忽视其他工艺。因为制作微细模具（光刻工艺）和利用这个模具完成所需的操作可是完全不同的问题。
※ 来源SK海力士2023年1月5日，本文为外部专家对半导体/ICT的见解，并不代表SK海力士的立场。
第四篇 刻蚀——有选择性地刻蚀材料，以创建所需图形
光“堆叠”可不行
在半导体前端工艺第三篇中，我们了解了如何制作“饼干模具”。本期，我们就来讲讲如何采用这个“饼干模具”印出我们想要的“饼干”。这一步骤的重点，在于如何移除不需要的材料，即“刻蚀（Etching）工艺”。
▲ 图1: 移除饼干中间部分，再倒入巧克力糖浆
让我们再来回想一下上一篇内容中制作饼干的过程。如果想在“幸福之翼”造型饼干中加一层巧克力夹心，要怎么做呢？最简单的方法就是把饼干中间部分挖出来，再倒入巧克力糖浆。挖出饼干的这一过程，在半导体制程中就叫做“刻蚀”，即在“幸福之翼”饼干上叠加中间被挖空的黄色模具（光刻胶），再喷洒只与饼干裸露部分产生反应的溶液，使其未受模具保护的部分被溶解腐蚀。随后便应移去模具，倒入巧克力糖浆。最后，清理残余的巧克力糖浆，再盖上一层饼干层，巧克力夹心饼干就制成了。
在半导体制程工艺中，有很多不同名称的用于移除多余材料的工艺，如“清洗”、“刻蚀”等。如果说“清洗”工艺是把整张晶圆上多余的不纯物去除掉，“刻蚀”工艺则是在光刻胶的帮助下有选择性地移除不需要的材料，从而创建所需的微细图案。半导体“刻蚀”工艺所采用的气体和设备，在其他类似工艺中也很常见。
刻蚀工艺的特性
“刻蚀”工艺具有很多重要的特性。所以，在了解具体工艺之前，有必要先梳理一下刻蚀工艺的重要术语，请见下图：
▲ 图2: 等向性刻蚀与非等向性刻蚀的特点
第一个关键术语就是“选择比”，该参数用于衡量是否只刻蚀了想刻蚀的部分。在反应过程中，一部分光刻胶也会被刻蚀，因此在实际的刻蚀工艺中，不可能100%只刻蚀到想移除的部分。一个高选择比的刻蚀工艺，便是只刻蚀了该刻去的部分，并尽可能少地刻蚀到不应该刻蚀材料的工艺。
第二个关键词，就是“方向的选择性”。顾名思义，方向的选择性是指刻蚀的方向。该性质可分为等向性（Isotropic）和非等向性（Anisotropic）刻蚀两种： 等向性刻蚀没有方向选择性, 除纵向反应外，横向反应亦同时发生；非等向性刻蚀则是借助具有方向性的离子撞击来进行特定方向的刻蚀，形成垂直的轮廓。试想一个包裹糖果的包装袋漏了一道口子，如果把整块糖连包装袋一起放入水中，一段时间后，糖果就会被溶解。可如果只向破口处照射激光，糖果就会被烧穿，形成一个洞，而不是整块糖果被烧没。前一现象就好比等向性刻蚀，而后一现象就如同非等向性刻蚀。
第三个关键词，就是表明刻蚀快慢的“刻蚀速率（Etching Rate）”。如果其他参数不变，当然速率越快越好，但一般没有又快又准的完美选择。在工艺研发过程中，往往需要在准确度等参数与速率间权衡。比如，为提高刻蚀的非等向性，需降低刻蚀气体的压力，但降压就意味着能够参与反应的气体量变少，这自然就会带来刻蚀速率的放缓。
最后一个关键词就是“均匀性”。均匀性是衡量刻蚀工艺在整片晶圆上刻蚀能力的参数，反映刻蚀的不均匀程度。刻蚀与曝光不同，它需要将整张晶圆裸露在刻蚀气体中。该工艺在施加反应气体后去除副产物，需不断循环物质，因此很难做到整张晶圆的每个角落都是一模一样。这就使晶圆不同部位出现了不同的刻蚀速率。
刻蚀的种类：湿刻蚀（Wet Etching）与干刻蚀（Dry Etching）
刻蚀也像氧化工艺一样，分为湿刻蚀（Wet Etching）和干刻蚀（Dry Etching）。还记得上一篇我们说到，取名“湿法”氧化的原因是因为采用了水蒸气与晶圆反应，而刻蚀中的“湿”则意味着将晶圆“浸入液体后捞出”。湿刻蚀的优点是刻蚀速率相当快，且只采用化学方法，所以“选择比”较高。但其问题是只能进行等向性（Isotropic）刻蚀。如果把晶圆浸入液体中，液体就会自由流动与材料发生反应，光刻胶背面的受保护部分也会与液体发生反应，被快速溶解腐蚀，准确度较差。而且，如果光刻胶破口很小，液体刻蚀剂将受自身表面张力影响，无法穿过破口。用光刻机绘制了微细的图形后，若不能照图形制成电路，也只是徒劳。因此，如今在制作半导体核心层时，一般不采用湿刻蚀的方法。
▲ 图3: 在光刻胶破口内自由流动的液体刻蚀剂
干刻蚀则泛指采用气体进行刻蚀的所有工艺，即在晶圆上叠加光刻胶“模具”后，将其裸露于刻蚀气体中的工艺。干刻蚀可分为等离子刻蚀、溅射刻蚀和反应性离子刻蚀（RIE, Reactive Ion Etching）。与湿刻蚀不同，这些干刻蚀工艺采用各种不同的方式来刻蚀材料，所以，可以一目了然地说明非等向性和等向性刻蚀的特点。例如，采用化学反应的干刻蚀为等向性刻蚀，采用物理反应的刻蚀则为非等向性刻蚀。最近，随着RIE（非等向性高、刻蚀速率高的一种干刻蚀方法）成为主流，干刻蚀具有非等向性的认识已成了一种共识（RIE的具体工艺请见下面的详述内容）。
刻蚀的种类：按去除材料的方法划分
去除晶圆上材料的方法大致可分为化学方法和物理方法两种：
化学方法就是采用与指定材料易反应的物质进行化学反应。光刻胶下面有许多要去除的物质，如在氧化工艺中生成的氧化膜或在沉积工艺中涂敷的一些其他物质等。化学方法就是采用易与想去除的材料产生反应，却不与光刻胶发生反应的物质，有针对性地去除材料。当然，根据要去除的材料，所使用的刻蚀剂（气体或液体）也不同。常用刻蚀剂有以氟或氯为基础的化合物等。化学方法的优点是“高选择比”，可以只去除想去除的材料。
物理方法是借助具有高能量的离子撞击晶圆表面，以去除材料，这种方法叫溅射刻蚀（Sputtering）。该方法先把气体（主要使用惰性气体）气压降低，再赋予高能量，使气体分解为原子（+）与电子（-）。此时，朝晶圆方向施加电场，原子就会在电场作用下加速与晶圆发生冲撞。
这种方法的原理很简单，但在实际工艺中，仅凭这一原理很难达成目的。低气压意味着参加反应的气体量少，刻蚀速率当然就会慢下来。而且，采用物理方法时，会移除较大面积的本不该去除的材料。物理方法采用强行用力刻出材料的方法，发生冲撞时不会区分“应该”还是“不应该”去除的材料。（在后续介绍沉积工艺的沉积气体时也会说到溅射方法，大家不妨记住，有助于下文的理解。）
因此，在实际的刻蚀工艺中，我们主要采用将化学和物理方法相结合的反应性离子刻蚀（RIE, Reactive Ion Etching）。RIE属于干刻蚀的一种，它将刻蚀气体变成等离子，以进行刻蚀。具体而言，这种方法在设备内投入混合气体（反应气体与惰性气体）后，赋予气体高能量，使其分解为电子（Electron）、阳离子（Positive Ion）和自由基（Radical）1。质量较轻的电子基本上起不了什么作用，而在电场中向阳离子施加冲向晶圆方向的加速度，就会发生物理刻蚀。阳离子具有正电荷，在电场中加速时方向性很强。到这里，是不是与物理方法没什么两样呢？
1自由基：指气体具有不成对电子等高反应性的状态。
▲ 图4: RIE工艺概要
然而，在这一过程中，阳离子还会起到一个作用：弱化被撞击材料的化学键。电场使阳离子径直向前发射出去，会集中撞到图4所示的红色部分。侧壁化学键稳固，而正面化学键因撞击被弱化。随后接触具有极高化学活性的自由基，正面材料便会有更高的刻蚀速率，最终造就非等向性很高的刻蚀。
可见，等离子刻蚀技术可谓是“一举三得”：① 生成阳离子，产生物理性刻蚀；② 使被刻蚀材料的化学键变弱；③ 还能提高刻蚀气体的反应性。既取了化学刻蚀之长 —— “高选择比”，又不失物理刻蚀的优点 ——“非等向性刻蚀”。
当然，即便采用RIE，仅凭刻蚀工艺也很难100%得到所需的图形。如果要解决其他问题，还需要改变气体组合、采用硬掩模2（Hard Mask）的其他工艺或新材料的帮助。
2硬掩膜（Hard Mask）：为防止因图形微细化而造成光刻胶上的图形被破坏，在其下方额外添加的掩模版。
刻蚀气体与附加气体
刻蚀工艺中所使用的气体非常重要。从上述内容中可以看出，刻蚀工艺的核心就是化学反应。所以，我们要根据想去除的材料，选择相应的刻蚀剂（Etchant）进行刻蚀。选择刻蚀气体时，要衡量反应生成的副产物是否容易被去除、刻蚀选择比是否够高和刻蚀速率是否足够快等因素。经常采用的刻蚀气体有氟（F）、氯（CI）、溴（Br）等卤族元素化合物。
▲ 图5: 等离子刻蚀气体的种类（摘自：（株）图书出版HANOL出版社[半导体制造技术的理解443p])
在半导体的制程中，晶圆表面会涂敷各种物质。因此，从理论上来讲，要刻蚀的材料有无数种。我们主要举几个代表性的例子。比如，硅（Si）系列元素采用氟系气体可以轻易去除。硅遇氟立即反应生成很容易被气化的氟化硅。SiF4就是氟化硅的一种，在标准大气压下，其熔点为－90.3℃。也就是说，反应后生成的SiF4将立即气化成气体消散，即在晶体表面发生刻蚀的同时立刻变成气体。
常用作绝缘或保护膜的二氧化硅（SiO2）也很容易被含氟气体去除。与纯硅不同，二氧化硅已经是硅元素与氧结合形成的稳定化合物（硅燃烧后的粉尘），所以需要使用发热的气体才能将其去除。氟与碳（C）结合的气体便是常用于去除二氧化硅的刻蚀气体。通过发热反应，该气体可夺取与氧气结合的硅原子。
HKMG3、BEOL4等工艺则需要刻蚀金属性材料。金属性材料一般易与卤族元素（氯、氟等）发生反应，但其副产物的熔点非常高，所以很难去除。以铜为例，铜与气体反应产生的副产物熔点在1,000℃以上。也就是说，铜遇到刻蚀气体后，晶圆表面就会像生了锈一样，想去除这层“锈”，需要向晶圆施加1,000℃的高温，但这样一来其他重要的电子元件就很有可能被烧毁。因此，即便铜具有非常出色的电气特性，它却在铝的电气特性逼近物理极限时才被引进作为材料。而且，为了克服铜的这种“缺陷”，还需引进名为镶嵌（Damascene)5 的新工艺。所以，大家要时刻记住，重点并不在于新材料本身是否具有良好的物理特性，而是在于与其一同引进的新工艺是否与已有工艺相匹配，可以实现量产。
其实，在实际工艺中，我们很难根据要去除的材料挑选出完美的刻蚀气体。例如，对去除硅奏效的气体对去除二氧化硅也同样奏效（反之亦然）。如果硅与二氧化硅同在，但想更多地去除其中一种材料怎么办？这时，如何制作混合气体成了关键。例如，调高氟气中的碳比例，发热反应就会更加激烈， SiO2的选择比自然就会变高。
附加气体也很重要。我们可以通过在刻蚀气体添加氧气（O2）、氮气（N2）和氢气（H2）等各种其他附加气体，使刻蚀气体具有某种特性。例如，在去除硅时附加氢气，可生成提高非等向性刻蚀的内壁。此外，还可添加部分惰性气体。其中，氖气（Ne）就是非常典型的惰性气体之一，它在可调节刻蚀气体浓度的同时，还可提供物理性刻蚀的效果。
3 HKMG（High-K Metal Gate）: 可有效减少电流泄露的新一代MOSFET栅极；是一种以金属代替传统的多晶硅（Polysilicon）栅极并以高介电（High-K）取代氧化硅绝缘膜的晶体管。
4后端工艺（BEOL，Back End Of the Line）：通过细微的金属布线在多达数十亿个电子元器件之间形成连接的工艺
5镶嵌（Damascene）：为使用铜作为金属布线材料所需的工艺。该工艺先刻蚀金属布线的位置，随后沉积金属，再通过物理方法去除多余的部分。
结论：提高密度的另一个抓手
一言以蔽之，刻蚀工艺就是结合物理和化学方法以形成微细图案的半导体制程工艺的核心。刻蚀虽然不能像光刻机一样，直接绘制精密的图形，但可通过调节气体比例、温度、电场强度和气压等各种参数，使晶圆的数千亿个晶体管具有相同的图形。
近来，以进一步升级光刻机来提高密度的方法已达到了瓶颈。刻蚀工艺的重要性自然更加突显。CPU和AP等产品中的鳍式场效电晶体（FinFET)6就是很好的一个案例。
尤其对于SK海力士这种半导体存储器制造商来说，动态随机存储器（DRAM）和闪存（NAND）等主打产品对刻蚀工艺的依存度非常高。比如，DRAM中装载数据的电容（Capacitor）要堆叠得更高，而NAND则需要先实现三维化，一次刻蚀就要穿透100多层。由于这些产品必然会不断拉高深宽比（Aspect Ratio）7，为确保可靠度，开始刻蚀的部分与底边直径要相差无几。可见刻蚀工艺有待解决的问题仍然很多。
6 鳍式场效电晶体（FinFET，Fin Field-Effect Transistor）：三维MOSFET的一种，因电晶体的形状与鱼鳍相似而得名。
7深宽比（Aspect Ratio，也称纵横比）：刻蚀高度与宽度的比值。深宽比越高就表示穿透得越深。
▲ 图6: DRAM的内部结构；单元区域内许多纤细纵向的结构即为电容
相信读者们可以从本篇刻蚀工艺介绍中再一次体会到半导体制程工艺间紧密相连并相互影响。上文也说到，硅与二氧化硅遇氟可立即气化成气体挥发。但如果把晶圆材质变成锗（Ge）等其他材料，即便本身具有很好的物理特性，但只要它们无法经刻蚀、沉积等工艺加工，便没有意义。
如今，制造技术的突破变得愈发艰难，笔者希望直接或间接从事半导体领域工作的人员们也能清楚地认识到这一事实。为了攻克剩下的障碍，我们对上下游相关工艺也要非常了解，还要与相关部门密切沟通。
※ 来源SK海力士2023年2月21日，本文为外部专家对半导体/ICT的见解，并不代表SK海力士的立场。
第五篇 沉积——“更小、更多”，微细化的关键
沉积：“加法工艺”
在前几篇文章，我们一直在借用饼干烘焙过程来形象地说明半导体制程 。在上一篇我们说到，为制作巧克力夹心，需通过“刻蚀工艺”挖出饼干的中间部分，然后倒入巧克力糖浆，再盖上一层饼干层。“倒入巧克力糖浆”和“盖上饼干层”的过程在半导体制程中就相当于“沉积工艺”。
▲图1：倒入巧克力糖浆后，再盖上一层饼干层
沉积工艺非常直观：将晶圆基底投入沉积设备中，待形成充分的薄膜后，清理残余的部分即可以进入下一道工艺了。
在半导体制程中，移除残余材料的“减法工艺”不止“刻蚀”一种，引入其他材料的“加法工艺”也非“沉积”一种。比如，光刻工艺中的光刻胶涂敷，其实也是在基底上形成各种薄膜；又如氧化工艺中晶圆（硅）氧化，也需要在基底表面添加各种新材料。那为什么唯独要强调“沉积”工艺呢？
这背后的原因，正是半导体的微细化趋势。如今，市场对电子产品的性能和低电耗的要求越来越高，这就需要更加“微细”的半导体来做支撑。如果采用体积更小、耗能更低的半导体，就可以在电子产品中添加更多功能。想实现半导体的微细化，就需要由不同材料沉积而成的薄膜层，使芯片内部不同部分各司其职。金属层就是其中的一种。过去，半导体制造商曾采用导电性1较高的铝做芯片的金属布线。但随着铝微细化技术遇到瓶颈，制造商就利用导电性更高的铜代替铝布线。但采用铜就出现了一个新问题，与铝不同，铜会扩散到不应扩散的地方（二氧化硅，SiO2）。为防止铜扩散，制造商们就必须在铜布线区形成阻挡层，即一种高质量的薄膜涂层。
1导电性：物体传导电流的能力；金属等材料的导电性较高。
半导体核心元件层与布线层厚度只有头发的数千分之一，想堆叠如此微细的元件和布线层，就需要沉积超薄且厚度极均匀的薄膜。这也是为什么沉积技术在半导体制程技术如此重要。本期文章所涉及的“沉积工艺”，又称为薄膜（Thin film）工艺，希望能为读者提供参考。
薄膜的分类与作用
“加法工艺”在半导体制程中至关重要，因为半导体是无法仅凭硅一种材料完成任何操作的：薄膜可以划分两个区域，使其不互相干扰；或通过互连电线，连接两个区域；必要时，还需要通过特殊的薄膜涂层来加强或减弱电场的力度；还可提前生成薄膜，为下一道工艺做准备等。接下来我们将详细讲解一下薄膜的几种作用。
介质薄膜是重要的半导体薄膜之一。它可用作电路间的绝缘层，掩蔽半导体核心元件的相互扩散和漏电现象，从而进一步改善半导体操作性能的可靠性；它还可用作保护膜，在半导体制程的最后环节生成保护膜，保护芯片不受外部冲击；或用作隔离膜，在堆叠一层层元件后进行刻蚀时，防止无需移除的部分被刻蚀。浅槽隔离（STI，Shallow Trench Isolation）2和金属层间电介质层（IMD，Intermetal Dieletric）3就是典型的例子。沉积材料主要有二氧化硅（SiO2），碳化硅（SiC）和氮化硅（SiN）等。
2 浅槽隔离（STI，Shallow Trench Isolation）：在相邻的元件之间形成陡峭的沟渠，在沟渠中填入氧化物形成元件隔离结构，以防止漏电。
3 金属层间电介质层（IMD，Intermetal Dieletric）：阻止金属布线层之间不必要电流的流动的保护膜。
▲图2：STI在相邻元件之间形成陡峭沟渠，防止漏电
另外，还有金属薄膜。芯片底部的元件（晶体管）如果未经连接是起不到任何作用的。想要使不同的元件各司其职，必须将它们与其他元件和电源连接起来。元件的连接需要通过钛、铜或铝等金属进行布线，连接金属布线和元件，还需要生成接触点（Contact）。这就像家电产品中连接电子线路板上的元件与元件时需焊接电线一样：连在电子线路板上的电线相当于半导体的金属布线，焊接点就相当于半导体内的接触点。
除此之外，沉积工艺在晶体管的高介电性薄膜和用于多重曝光4的硬掩模等方面应用范围也非常广泛。可以说，沉积在制造工艺中无处不在。不仅如此，过去没有采用沉积方式的工艺如今也开始采用沉积方式。高介电性薄膜就是其中之一。随着半导体的微细化发展，半导体需要更高质量、更精准的薄膜。因此，过去以氧化工艺制作的高介电性薄膜，如今也开始以沉积方式制作。
4 多重曝光（Multi Patterning）：通过重复的曝光和刻蚀工艺，追求更高图形密度和更小工艺节点的技术。
衡量沉积质量的主要指标：均匀度、台阶覆盖率、沟槽填充
▲图3：高均匀度&低均匀度的示例
在讲解薄膜沉积方式之前，我们先来了解几个衡量沉积质量的主要指标。这些指标与刻蚀工艺有很多相似之处。第一个指标就是均匀度。顾名思义，该指标就是衡量沉积薄膜厚度均匀与否的参数。薄膜沉积和刻蚀工艺一样，需将整张晶圆放入沉积设备中。因此，晶圆表面不同角落的沉积涂层有可能厚度不一。高均匀度表明晶圆各区域形成的薄膜厚度非常均匀。
第二个指标为台阶覆盖率（Step Coverage）。如果晶圆表面有断层或凹凸不平的地方，就不可能形成厚度均匀的薄膜。台阶覆盖率是考量膜层跨台阶时，在台阶处厚度损失的一个指标，即跨台阶处的膜层厚度与平坦处膜层厚度的比值。台阶覆盖率越接近1，表明跨台阶处（底部或侧壁）膜层厚度与平坦处膜层相差越少，越远离1（即越小于1）表明跨台阶处的膜层厚度对比平坦处膜层厚度越薄。
▲ 图4：台阶覆盖率（上图）& 沟槽填充（下图）示例
最后一个指标是沟槽填充（Gap fill）。沟槽填充是衡量沟槽（Gap）填充程度的一个参数。如图4所示，半导体表面有很多凹凸不平的沟槽，沉积过程中很难保证可以把所有沟槽都填得严严实实。沟槽填充能力差，就会形成孔洞（Void），会影响材料的致密性，从而影响薄膜强度，造成坍塌。如果说“等向性刻蚀”是没有方向选择性地移除了不该移除的部分，沉积工艺中的“沟槽填充能力差”即表明没有填充到该填充的地方。
沉积方式
与前面我们所讲的工艺相同，沉积工艺也可分为化学气相沉积（CVD，Chemical Vapor Deposition）和物理气相沉积（PVD， Physical Vapor Deposition）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设想在晶圆表面沉积物质（A），则需先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。
化学方程式如下：
B + C + （能量等） → A + 副产物CVD的优点是速率快，且由于在晶圆表面发生化学反应，拥有优秀的台阶覆盖率。但从上述化学方程式中不难看出，其缺点就是产生副产物废气。在半导体制程中，很难将这些废气完全排出，难免会参杂些不纯物质。因此，CVD多用于不需要精准把控材料特性的沉积涂层，如沉积各种消耗性的膜层（硬掩模）或各种厚绝缘薄膜等。
▲ 图5：化学气相沉积 vs 物理气相沉积
PVD则向晶圆表面直接轰击要沉积的材料。也就是说，如果想在晶圆表面沉积A物质，则需将A物质气化后，使其沉积到晶圆表面。常用的PVD方法有溅射（Sputtering）5，这在刻蚀工艺中也曾涉及过。在这种方法中，我们先向A物质靶材（Target）轰击离子束（主要采用惰性气体），使A物质粒子溅射出来，再将脱落的粒子转移至硅片表面，并形成薄膜。
5 溅射（Sputtering）：利用高能量轰击靶材，使其粒子离开其表面的物理过程。
PVD的优点是无副产物，沉积薄膜的纯度高，且还可以沉积钨（W）、钴（Co）等无反应能力的纯净物材料。因此，多用于纯净物的金属布线。
还有一种比较特殊的方法，即原子层沉积（ALD，Atomic Layer Deposition）。前面说到的CVD和PVD两种方式，要么是通过气体的化学反应在晶圆表面沉积所需物质，要么是通过轰击离子束的物理过程沉积所需物质。ALD则与上述两种方式有所不同。如果想用这种方法在晶圆表面上沉积薄薄的一层A物质，则要先备好经反应后可生成A物质的反应物B和C。反应物B必须是容易被晶圆表面吸附的气体（前驱体，Precursor），反应物C则应具有较强的反应活性。在ALD过程中，需先把气体B吸附到晶圆表面，如果气体B之间很难相互吸附，晶圆表面将形成一层由气体B组成的原子层。然后，除去剩余气体B并输入气体C，使吸附在晶圆表面上的气体B和气体C发生反应，形成A物质和其他副产物气体，再除去多余的气体A和副产物气体。不断反复上述过程，以单原子膜形式一层一层地在基底表面镀膜。
▲ 图6：传统CVD vs ALD （摘自:（株）图书出版HANOL出版社[半导体制造技术的理解293p]）
ALD的最大优势在于沉积层极均匀的厚度与优异的台阶覆盖率。气态前驱体可纵横吸附，且ALD一个周期只沉积一层原子层。但正是因为单原子层需要逐次沉积，沉积速率也就慢了下来。因此，ADL多用于DRAM电容器等纵横比6高，需要高质量膜层的区域。
6 纵横比 ：高度与宽度的比值，纵横比高表示结构物的宽度相对较窄，高度却相对较高。
从上述对沉积工艺的说明中不难看出，沉积工艺中也存在需权衡之处：要提高均匀度等精确度，只能牺牲沉积速率。在整个半导体制程中，精确度和速率似乎永远位于跷跷板的两端，需要不断权衡。这对于沉积工艺来说也不例外。
压力与温度
和在刻蚀工艺中一样，半导体制造商在沉积过程中也会通过控制温度、压力等不同条件来把控膜层沉积的质量。例如，降低压强，沉积速率就会放慢，但可以提高垂直方向的沉积质量。因为，压强低表明设备内反应气体粒子的数量少，粒子之间发生冲撞的概率就少，不会妨碍粒子的直线运动。施加高温则可以提高膜层的纯度。当然，这样一来就无法使用铝（其熔点为550度）等熔点低的金属材料。
▲ 图7：压强对沉积工艺的影响
因此，在不同需求下，沉积相同材料也可采用完全不同的沉积方式。例如，同样是沉积二氧化硅（SiO2），栅极绝缘层与STI所需特性就不同，其沉积的方式也不同。栅极绝缘层是核心元件区域，要求较高的沉积质量，应采用高温低压的方式；STI则不然，它只要起到两个元件间的绝缘作用即可，通过低温高压的方式加快沉积速率才是关键。
材料选择上的难题
您或许常会在新闻中看到这样的报道：“发现了性能高出XX倍的新材料”。只看新闻内容，会感觉一场翻天覆地的半导体革命似乎即将来临。但在所谓的“新材料”中，真的能派上用场的却寥寥无几。因为，材料本身的特性好，并不代表它一定能制成高性能的半导体。对沉积材料的要求可不比沉积设备低。下面，我们来看一看材料的特性会对半导体制程产生什么样的影响。
▲ 图8：加热导致图形损坏
物体遇热体积会变大，这种现象被称作热膨胀。铁轨之间留有缝隙就是为了防止铁轨在炎热的夏天因膨胀变形。半导体制程中也会出现这种热膨胀现象。问题在于，每一种材料的热膨胀程度不同，例如铝的热膨胀系数是氧化硅的40倍之多。举个比较极端的例子：如果在氧化硅上沉积了铝薄膜，即便铝薄膜沉积很成功，一旦进入后续的高温工艺，其内部结构就会完全被破损。换句话说，如果采用膨胀系数完全不同的材料替代之前的沉积材料，会严重影响高温条件下的产品良率。
▲ 图9：电迁移现象
除此之外，还要考虑材料的电迁移（EM，Electromigration）现象。电迁移是指在金属布线上施加电流时，移动的电荷撞击金属原子，使其发生迁移的现象。铝等轻金属很容易发生这种电迁移现象。为防止铝的电迁移现象，半导体制造商们开始用铜布线替代铝，结果是又多了一道防止铜扩散的阻挡层沉积工艺。随着半导体不断微细化发展，铜布线也开始出现电迁移现象。为攻克这一难关，英特尔又用钴布线取代了铜。而既然核心金属布线层的材料发生了变化，上下层的工艺也肯定要跟着变。可见，想解决材料的电迁移现象，前后方的工艺也要随之发生很大变化。
要始终铭记：半导体制程是数百个工艺错综复杂紧密连接而成的，牵一发而动全身。新材料是好是坏，不能单看材料本身的特性，还要看能不能与前后方工艺相连，毕竟沉积材料不能独立存在。
结论：一种材料，多种方法
读到这儿，估计读者们已经发现了几点有趣之处了：首先，同样的材料可以通过不同的方法制成。例如，二氧化硅（SiO2）可以通过氧化工艺，也可以通过沉积工艺形成。即便是相同的材料，如果通过不同工艺涂敷到半导体上，其物理特性也会截然不同。
其次，氧化、刻蚀、沉积等看似完全不同的工艺其实有很多共同之处。比如，物理刻蚀中采用的溅射方法，在沉积工艺中同样也会使用，区别在于“是溅射要刻蚀的晶圆本身”，还是“把溅射出来的粒子沉积到晶圆上”。化学刻蚀中最重要的一点就是刻蚀气体与反应源生成的废气是否易于排放，化学气相沉积也同样如此。CVD过程中生成的副产物也要易于挥发、易于排放，这样后续工艺才会变得更容易。
可见，受半导体制造商青睐的新材料，并不是其本身特性有多优秀的材料，而是其沉积速率、纯度等特性易于控制的材料。而且，沉积材料还要易于通过刻蚀或CMP7等工艺去除。如果采用需要过高温度的材料，可能会因高温改变已沉积的其他材料。而若采用对温度非常敏感的材料，又会出现在下一道工艺中无法加热的问题。
7 化学机械抛光（CMP，Chemical Mechanical Polishing）：通过物理、化学反应研磨, 去除非所需物质，使半导体晶圆表面变得平坦。
如上文所述，“半导体制程由数百个制造工艺紧密连接而成”。想做好每一道工艺，对其他相关部门的业务也要有很好的把握。要擅于与同事沟通，更要懂得准确无误地传达自己的想法。一个半导体产品需要多人合作才可以完成，虽然过程有些辛苦，但也很值得。
※ 来源2023年3月2日，本文为外部专家对半导体/ICT的见解，并不代表SK海力士的立场。
第六篇 金属布线——为半导体注入生命的连接
半导体的核心——“连接”
在前几篇文章中，我们详细讲解了氧化、光刻、刻蚀、沉积等工艺。经过上述工艺，晶圆表面会形成各种半导体元件。SK海力士等半导体制造商会让晶圆表面布满晶体管和电容（Capacitor）1；而代工厂或CPU制造商则会让晶圆底部排列鳍式场效电晶体（FinFET）2等三维晶体管。
1电容（Capacitor）：蓄电池等储存电荷（电能）的设备，用于各种电子产品。在本文中，电容指半导体数据的存储设备。
2鳍式场效电晶体（FinFET，Fin Field-Effect Transistor）：三维MOSFET的一种，因电晶体形状与鱼鳍相似而得名。
▲ 图1: 电子元器件区域与金属布线区域（摘自：Cepheiden，查看原文）
单独的元器件若不经连接，则起不了任何作用。如果不把电子线路板上的元器件焊接起来，它们就无法工作。同样地，晶圆上的晶体管若没有相互连接起来，也起不了任何作用。只有把晶体管与外部电源连接起来，它们才能各司其职，正常执行把已处理过的数据传输到下一个环节等各种工作。可见，晶圆上的元器件与电源以及其他元器件之间的连接是必要的。更何况，半导体本身就是一个“集成电路”，各个元器件之间需要通过电能来“交流”信息。根据半导体电路图连接电路的过程，就是本篇要讲的“金属布线”工艺。
相同的元器件，用不同的方式连接，也能形成不同的半导体（CPU、GPU等）。可以说，金属布线是赋予半导体工艺“目的”的一个过程。
▲ 图2：以金属布线（黄色部分）连接电子元器件层（红色部分）（图中省略了部分结构）（摘自：查看原文）
本篇要讲的金属布线工艺，与前面提到的光刻、刻蚀、沉积等独立的工艺不同。在半导体制程中，光刻、刻蚀等工艺，其实是为了金属布线才进行的。在金属布线过程中，会采用很多与之前的电子元器件层性质不同的配线材料（金属）。
换言之，不像刻蚀工艺有专门的“刻蚀设备”，金属布线环节没有其专门的“设备”，而是要综合使用各个工艺环节的设备：如移除残余材料时，使用刻蚀设备；添加新材料时，使用沉积设备；每道工艺之间，则通过光刻设备进行光刻。
导线与元器件的连接：接触孔
连接电子线路板时，要先用电线连接电子线路板上的各个电子元器件后，再进行焊接。但半导体制程需要从下往上一层一层堆叠。因此，要先做好元器件层后，在其上层生成接触孔（Contact，连接元器件与导线），然后再进行金属布线。
▲ 图3：生成接触孔时，钨（W）的作用与金属阻挡层的作用（摘自：Cepheiden，查看原文）
或许有些读者会好奇：为什么不跳过“接触孔”，直接把金属与元器件连接起来？这还要从半导体的微细化说起。在上一篇中，我们提到了衡量沟槽填充程度的沟槽填充（Gap fill）能力。若使用铝等配线材料，一旦穿孔稍深一些，就算“沉积”得再好，也无法把沟槽完全填充好，从而容易生产出一些中间有空隙的不良导线。也就是说，如果想实现较深的金属布线（即元器件层与金属布线层的距离较远时），就需要用钨（W）等沟槽填充能力优秀的配线材料进行沉积，提前把沟槽填充好。或者，生成接触孔后再进行高温处理。如果采用铝等熔点较低的配线材料，需要先用钨形成接合面后，再连接铝导线。
在尺度只有头发直径数千分之一的微观世界里，很多问题是我们难以想象的。为解决这些问题，我们必须比较各种对策，不断寻找最优的方案。前边提到的钨配线似乎只有优点，其实不然。作为半导体配线材料，钨远不如铜或铝。钨的电阻大，如果用它来充当所有配线材料，将大幅提高半导体的功耗。
金属阻挡层：减少金属与金属之间的电阻
元器件与接触孔之间需要能起到阻挡作用的金属层（金属或金属化合物）——金属阻挡层（Barrier metal）。连接不同性质的物质时，接合面的电阻3会变大，令半导体的功耗大幅提高。因此，在半导体制程中，有效连接金属与非金属材料的难度相当大。形成金属阻挡层的目的，便是实现非金属材料与金属材料间的“自然”过渡。要形成金属阻挡层，我们要先在硅表面涂敷钛（Ti）或钴（Co）等材料，使其与硅发生反应生成硅化物接触结构（Contact Silicide）。这一过程被称为硅化工艺（Silicidation） 。
3从物理学讲，由于金属与硅的导带（Conduction band）4 间存在能量间隙，所以会产生电阻。
4导带（Conduction Band）：在固体能带结构内，以能级分裂的两个带中，用高带促进固体导电。
此外，金属阻挡层还可以在各工艺中保护元器件不受损。例如，铝与硅（Si，晶圆的主要成分）相遇时会发生反应，导致接合面被破坏。因此，如果想在元器件层的近处排布铝线，就必须在硅与铝接合面之间形成钛化合物等阻挡层，防止接合面被破坏。
▲ 图4：采用铝材料进行金属布线时，金属阻挡层的作用
如果以铜取代铝作为配线材料，金属阻挡层的作用就更多了。铜的反应能力比铝还强，可以与比硅更稳定的二氧化硅（SiO2）发生反应。如果铜扩散到二氧化硅里，铜粒子就会渗入到氧化膜中，造成漏电现象。为防止这种情况的发生，要用钽（Ta）在铜与元器件层接合面形成阻挡层。
导线：元器件与元器件之间的电线
生成接触孔后，下一步就是连接导线。在半导体制程中，连接导线的过程与一般电线的生产过程非常相似，即先制作线的外皮。在一般的电路连接中，直接采用成品电线即可。但在半导体制程中，需要先“制作电线”。
▲ 图5：反应性离子刻蚀（RIE）与镶嵌（Damascene）工艺的比较（摘自:（株）图书出版HANOL出版社[半导体制造技术的理解293p]）
电线的制作过程因配线材料而异。如果沉积铝配线，可采用在前几篇文章讲述过的刻蚀和沉积工艺制作：先在整张晶圆表面涂敷金属膜，再在涂敷光刻胶后进行曝光，然后移除残余的铝材料，最后在铝周围添加各种绝缘材料。
然而，采用铜作为配线材料时，金属与电介质层的沉积顺序要反过来：即先沉积电介质层，再通过光刻工艺刻蚀电介质层，接着形成铜籽晶层（Seed Layer），在电介质层之间加入铜，最后去除残余铜。
有些读者可能会好奇：只是调换了沉积顺序，为什么这么重要？如前所述，采用铜布线，就必须涂敷铜籽晶层，为此又新加入了沉积和电镀（Electroplating，以铝作为配线材料时不需要电镀过程）等工艺。日后，为攻克铝配线带来的技术难题，除用铜（Cu）来做线材外，我们还需要研发出更多新的工艺。其实，早在100年前，人类就知道铜的导电性要优于铝。那么，当时为什么没有把铜用作配线材料？因为，从半导体制造商的角度来看，要以更低廉的成本令导线用于更多的晶体管，半导体制造工艺也需要同步发展，而当时的工艺并无法解决铜配材带来的新问题。
金属布线越往上越厚。在半导体元器件中，频繁交流庞大数据的元器件之间当然要近一些，反之则可以远些。排列较远的元器件之间，可以通过上层较厚的金属布线来进行连接。
不难看出，位于上层的较厚金属导线无需高难度技术做支撑。半导体制造商在过去制作的有一定厚度的铝导线到如今也可以直接放到上层。也就是说，上层布线无需采用尖端技术，只要沿用以往的工艺即可。这也是半导体制造商节省投资并缩短工艺学习时间的一个有效方法。
技术的组合
上述技术并非各自独立存在，而是根据各半导体制造商的不同目的，形成各种不同组合，从而生产出厂商希望制造的多种半导体。例如，与SK海力士等芯片制造商不同，台积电（TSMC）、英特尔等逻辑半导体5制造商对晶体管的电流控制能力要求比较高。为此，逻辑半导体制造商采用了FinFET等三维晶体管，实现了三维结构的电流，以增加电流通道的面积。在三维晶体管上生成接触孔，当然要比在DRAM等平面晶体管上难度更大。图6形象地揭示了这两种情况，左图是在平面电流通道生成接触孔，较容易；右图是在三维晶体管上生成接触孔，较难。
5逻辑半导体（logic semiconductors）：CPU、GPU等通过处理数字数据来运行电子设备的半导体
▲ 图6：在逻辑半导体的FinFET生成接触孔，要远比在DRAM的平面晶体管生成接触孔难。
导线的金属阻挡层也一样，英特尔在其7纳米工艺中，为解决铜的电迁移6现象，试图用钴配线代替铜，却兜了好几年的圈子。2022年，英特尔在4纳米工艺中又重新回到原点，采用铜配线，试图通过用钽（Ta）和钴金属层包裹铜线来攻克技术难关。英特尔将此称为“强化铜（Enhanced Cu）”。
6电迁移（EM，Electromigration）：指在金属导线上施加电流时，移动的电荷撞击金属原子，使其发生迁移的现象。
随着半导体的日益微细化，这种新的挑战将不断出现。对英特尔等CPU制造商来说，元器件的高速运行至关重要。正是由于CPU制造商非常重视元器件的速率，连抗电迁移性能出色的铜配线也遇到了瓶颈。英特尔的几番周折正是为了解决铜配线带来的技术难关。而像SK海力士等芯片制造商，虽然不存在电路运行速率上的问题，但却在堆叠电容维持电荷容量上遇到了难题。微细化给处于不同制造环境的制造商提出的技术难题各有不同。但可以肯定的是，SK海力士在金属布线上的难题也终将出现。
结论：“理解”先于“死记硬背”，“多人”先于“个人”
我们一起阅读了六篇文章，说长也长，说短也短。区区六篇文章，或许连半导体产业的1%都无法囊括。尽管如此，笔者仍然义无反顾地写下这六篇文章，希望能向未来将引领半导体产业的栋梁们传达几点核心信息。
半导体制程可以说是一个“集腋成裘”的过程。一张晶圆需经数百道工艺、数万人联手才能完成。尽管每一名作业人员对最终成品的贡献可能都不及1%，但任何一道工艺出现任何差错，都会影响半导体的整体运行。半导体制程中，每一名工作人员的工作都不是孤立的。我们要铭记：半导体制程的所有工艺都有机地交融在一起，牵一发而动全身。
另外，我也希望读者们能通过这六篇文章认识到“理解工艺技术”的重要性。其中，理解技术彼此之间的关系尤为重要。比如，在沉积工艺中，我们要考虑到新添加的材料是否适合进行加热处理和刻蚀；充分刻蚀后，如果在后续的沉积工艺中，材料的沟槽填充能力不佳，会对整个产品产生影响；绘制微细图形时，如果光刻机光刻不充分，就要多重曝光7，即使用掩模多次重复沉积和刻蚀。
7多重曝光（Multi Patterning）: 通过重复的曝光和刻蚀工艺，追求更高图形密度和更小工艺节点的技术。
可见，半导体产业不仅是尖端产业，更是需要“可信度”的产业。从业人员需要有较高的沟通和创新能力以及正直的从业态度。在成功研发出新的微细工艺，出现各种技术难关后，要本着正直的态度，将这些新的技术难题与业界分享，然后再联合起来发挥创新能力，一同将难题攻克。半导体技术的发展是不断出现问题、不断解决问题的过程。光刻工艺中，以光刻胶解决浸没式光刻机带来的新问题就是一个典型的案例。
▲图7：用光刻胶解决光刻机带来的新问题
希望读者们能通过本系列文章对半导体产业的性质有所了解，并通过对技术的不断深耕成就自己的职业生涯，与各相关部门联手，制造出全球最有竞争力的半导体产品。
目前，半导体技术在微细化过程中再一次遇到瓶颈。越往后，半导体制造越要倾听半导体用户的声音，通过沟通实现技术研发的能力也将变得越发重要。
※ 来源SK海力士2023年3月14日，本文为外部专家对半导体/ICT的见解，并不代表SK海力士的立场。